From c0163139d3ad8709575ca7fa4ab2107062de926b Mon Sep 17 00:00:00 2001 From: Simon O'Shea <55282932+osheas1atwit@users.noreply.github.com> Date: Tue, 21 Apr 2020 00:13:31 -0400 Subject: Add files via upload --- LC-3.circ | 2872 +++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++ 1 file changed, 2872 insertions(+) create mode 100644 LC-3.circ (limited to 'LC-3.circ') diff --git a/LC-3.circ b/LC-3.circ new file mode 100644 index 0000000..2d15c38 --- /dev/null +++ b/LC-3.circ @@ -0,0 +1,2872 @@ + + + This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution). + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + + addr/data: 8 8 +0 + + + + + + + -------------------------------------------------------------------------------- +-- HEIG-VD, institute REDS, 1400 Yverdon-les-Bains +-- Project : +-- File : +-- Autor : +-- Date : +-- +-------------------------------------------------------------------------------- +-- Description : +-- +-------------------------------------------------------------------------------- + +library ieee; + use ieee.std_logic_1164.all; + --use ieee.numeric_std.all; + +entity VHDL_Component is + port( + ------------------------------------------------------------------------------ + --Insert input ports below + horloge_i : in std_logic; -- input bit example + val_i : in std_logic_vector(3 downto 0); -- input vector example + ------------------------------------------------------------------------------ + --Insert output ports below + max_o : out std_logic; -- output bit example + cpt_o : out std_logic_Vector(3 downto 0) -- output vector example + ); +end VHDL_Component; + +-------------------------------------------------------------------------------- +--Complete your VHDL description below +architecture type_architecture of VHDL_Component is + + +begin + + +end type_architecture; + + + + + + library ieee; +use ieee.std_logic_1164.all; + +entity TCL_Generic is + port( + --Insert input ports below + horloge_i : in std_logic; -- input bit example + val_i : in std_logic_vector(3 downto 0); -- input vector example + + --Insert output ports below + max_o : out std_logic; -- output bit example + cpt_o : out std_logic_Vector(3 downto 0) -- output vector example + ); +end TCL_Generic; + + + + + + + + + + + + +
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